Die Toshiba Electronic Devices Storage Corporation ("Toshiba") hat heute die Entwicklung eines Bilderkennungs-SoC (System on a Chip, Ein-Chip-System) für Automobilanwendungen bekannt gegeben, das einen Deep-Learning-Beschleuniger umfasst, der die zehnfache Geschwindigkeit und vierfache Leistungseffizienz des Toshiba-Vorgängerprodukts hat[1]. Einzelheiten zu dieser Technologie wurden am 19. Februar auf der IEEE International Solid-State Circuits Conference (ISSCC) 2019 in San Francisco bekannt gegeben.
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Toshiba: DNN Accelerator (Graphic: Business Wire)
Fortgeschrittene Fahrerassistenzsysteme wie autonome Notbremsen bieten immer fortgeschrittenere Kapazitäten. Für ihre Implementierung ist ein Bilderkennungs-SoC erforderlich, das Verkehrsschilder und die Verkehrslage sehr schnell und mit geringem Energieverbrauch erkennen kann.
Deep Neural Networks (DNN, tief gehende neuronale Netzwerke), d. h. auf Grundlage der neuronalen Netzwerke des Gehirns gestaltete Algorithmen, sind zu präziseren Erkennungsverfahren in der Lage als konventionelle Mustererkennung und maschinelles Lernen und es wird allgemein davon ausgegangen, dass sie Verwendung in Automobilanwendungen finden werden. DNN-basierte Bilderkennung mit konventionellen Prozessoren braucht jedoch Zeit, da sie auf einer enormen Anzahl von Multiply-Accumulate-Berechnungen (Multiply-Accumulate Calculations, MAC) basiert. DNN mit konventionellen Hochgeschwindigkeitsprozessoren verbrauchen ebenfalls zu viel Energie.
Toshiba konnte dies mit einem DNN-Beschleuniger lösen, bei dem Deep Learning in Hardware implementiert wird. Dieser hat drei Funktionen.
- Parallele MAC-Einheiten. Für die DNN-Verarbeitung sind viele MAC-Berechnungen erforderlich. Das neue Toshiba-Gerät besitzt vier Prozessoren, jeder mit jeweils 256 MAC-Einheiten. Damit erhöht sich die DNN-Verarbeitungsgeschwindigkeit.
- Reduzierter DRAM-Zugang. Konventionelle SoCs haben keinen lokalen Speicher, um zeitliche Daten nahe am DNN-Ausführungsbereich zu halten und verbrauchen viel Energie beim Zugriff auf lokale Speicher. Auch beim Laden der für die MAC-Berechnungen genutzten Gewichtsdaten wird Strom verbraucht. In Toshibas neuem Gerät wird SRAM nahe dem DNN-Ausführungsbereich implementiert und die DNN-Verarbeitung ist in Subprozessorblöcke aufgeteilt, um zeitliche Daten im SRAM zu halten und so den DRAM-Zugriff zu reduzieren. Toshiba hat den Beschleuniger außerdem um eine Dekompressionseinheit ergänzt. Gewichtsdaten, die im Voraus im DRAM komprimiert und gespeichert werden, werden über die Dekompressionseinheit geladen. Damit wird der Stromverbrauch gesenkt, der mit dem Laden von Gewichtsdaten aus dem DRAM verbunden ist.
- Reduzierter SRAM-Zugriff. Für konventionelles Deep Learning ist der Zugriff auf das SRAM nach der Verarbeitung jeder DNN-Schicht nötig. Dafür wird zu viel Energie benötigt. Der Beschleuniger verfügt über eine Pipeline-Schichtstruktur im DNN-Ausführungsbereich der DNN, sodass eine Reihe von DNN-Berechnungen durch einen einzigen SRAM-Zugriff ausgeführt werden können.
Das neue SoC erfüllt ISO26262, die internationale Norm für funktionale Sicherheit von Automobilanwendungen.
Toshiba wird die Leistungseffizienz und Verarbeitungsgeschwindigkeit des entwickelten SoC weiterhin verbessern und im September dieses Jahres mit dem Versand von Proben von ViscontiTM5, der nächsten Generation von Toshibas Bilderkennungs-Prozessor, beginnen.
| Anmerkungen | ||
| [1] | Das Bilderkennungs-SoC von Toshiba in "1.9TOPS and 564GOPS/W Heterogeneous Multicore SoC with Color-based Object Classification Accelerator for Image-Recognition Applications", einer auf der IEEE International Solid-State Circuits Conference 2015 präsentierten Abhandlung | |
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