Cadence Design Systems, Inc. gibt die Expansion im Bereich der System-IP-Portfolios bekannt und präsentiert mit Janus Network-on-Chip (NoC) eine bedeutende Neuerung zur Optimierung elektronischer Systemverbindungen. Ab Juli 2024 wird die innovative Lösung die Kommunikation sowohl innerhalb eines Halbleiterelements als auch zwischen einzelnen Komponenten beschleunigen und somit die Ziele der Nutzer bezüglich Leistung, Performance und Flächenbedarf (PPA) risikominimiert erreichen helfen. Durch die Bewältigung von hohen Geschwindigkeitsanforderungen bei gleichzeitig minimaler Latenz unterstützt Janus NoC besonders komplexe System-on-Chip (SoC) Strukturen und beseitigt verbreitete Engpässe wie Routenstaus und Timing-Probleme, die häufig erst in der physischen Implementierungsphase sichtbar werden.
Leistungsverbesserungen und wirtschaftliches Potenzial
Janus NoC basiert auf bewährten RTL-Generierungstools und fügt sich nahtlos in das hochskalierbare Architektursystem von Cadence ein, was neben einem optimierten Power-Management auch substanzialle Erneuerungen wie die Unterstützung gängiger Speicher- und I/O-Kohärenzprotokolle umfasst. Diese Plattform bietet nicht nur die Möglichkeit, System-Subsysteme zu erstellen und diese im vollen SoC-Kontext des NoC zu "wiederverwenden", sondern auch die Integration in ein Multi-Chip-System. Cadence, ein Pionier im Bereich des elektronischen Systemdesigns, plant durch die Stärkung dieser und weiterer intelligenter System-Designstrategien, entlang aktueller technologischer Trends vorzupreschen. Während operative Herausforderungen wie erhöhte Kosten, intensive Konkurrenz und globale makroökonomische Unsicherheiten weiterhin bestehen bleiben, wird die Marktvorherrschaft im Technologiebereich dennoch durch strategische Partnerschaften und transformative Entwicklungen wie generatives AI und autonomes Fahren stimuliert.
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